Verilog

Verilog е стандартизиран език за описание на хардуер (Hardware Description Language - HDL), използван за моделиране, симулация и синтез на електронни цифрови системи и интегрални схеми (ASIC и FPGA).

Езикът позволява на инженерите да описват поведението на логически елементи, регистри и шини на различно ниво на абстракция. Проекти като OpenTPU показват, че модерните LLM могат успешно да синтезират и валидират сложни Verilog модули за невронни ускорители.